1nm不是终点！芯片正在酝酿下一场革命
亚1nm芯片推进依赖High-NAEUV光刻、GAA晶体管架构及二维材料等多技术协同。未来芯片竞争从单纯制程转向系统级创新，包括三维堆叠与先进封装，摩尔定律进入材料、架构和系统共同驱动的新阶段。
关于芯片微缩这件事，过去几十年一直是半导体产业的核心旋律。从90nm一路走到3nm、2nm，摩尔定律就像一条铁律，推动着晶体管尺寸不断压缩，性能和功耗也跟着不断优化。但到了今天，当晶体管的尺寸逼近原子的尺度，传统的硅基工艺开始撞上物理瓶颈——怎么继续往下推，成了整个行业不得不面对的问题。
最近，亚1nm芯片这个概念开始从图纸走向现实。IBM秀出了0.7nm节点的技术方案，靠的是“Nanostack”三维堆叠架构，通过垂直方向叠加晶体管来提升密度，算是给埃米级芯片的演进开了个头。另一边，imec已经画出了一条清晰的路线图，从1nm以下一路延伸到A2节点。
imec的CEO吕克·范登霍夫说得挺直白：摩尔定律不会终结，但接下来要靠多条腿走路——新型晶体管结构、新材料、先进光刻，缺一不可。
这其实意味着，未来芯片的竞争，已经不是单纯比谁家晶体管更小，而是光刻设备、材料、器件设计和封装能力的一场全方位的系统战。
EUV继续进化：支撑亚1nm制造的关键基础
芯片每一次微缩，背后都离不开光刻技术的突破。目前，极紫外（EUV）光刻已经是先进逻辑芯片制造的标配，利用13.5nm波长的光源，通过反射式光学系统把电路图案投射到晶圆上。
但随着工艺节点继续往前走，传统EUV逐渐摸到了能力天花板，产业开始转向高数值孔径（High-NA）EUV技术。High-NA EUV通过提高数值孔径来提升分辨率，被认为是搞定2nm以下节点的关键。ASML和imec已经联手搭建了High-NA EUV的实验平台，用于验证下一代光刻技术。
2026年，High-NA EUV设备的部署也在加速。比如ASML下一代High-NA EUV的组件，已经运到了纽约州Albany NanoTech Complex，用于未来芯片的研发。
但High-NA EUV最大的痛点还是成本。一台EUV设备现在动辄数亿欧元，结构极其复杂，所以怎么降低制造成本，也是行业关注的重点。
日本冲绳科学技术大学院大学的教授新竹积，提出了一种重新设计High-NA EUV照明和投影系统的思路。通过优化反射镜结构来减少光学缺陷，理论上能降低设备复杂度，用更低的成本实现2-3nm尺度的精细图形制造。
与此同时，美国得州大学奥斯汀分校的团队也在探索另一条路。他们开发了一款桌面式EUV光刻设备，结合“体积式3D图案化”技术，尝试用一次曝光直接制造三维纳米结构。相比传统EUV那种逐层二维曝光的方式，这项技术能制造特征尺寸25nm的三维结构，而且把曝光时间从几天缩短到几分钟。虽然目前还只适用于周期性结构，但方向很明确——为未来半导体制造降本增效提供了另一种可能性。
晶体管架构升级：从FinFET迈向原子级器件
光刻设备在变，晶体管本身的结构也在变。
过去几十年，鳍式场效应晶体管（FinFET）一直是先进制程的支柱，从10nm节点开始成为主流，一直用到3nm。但随着晶体管继续缩小，FinFET开始面临漏电增加、性能提升受限等问题。行业的答案开始转向全环绕栅极（GAA）架构。
按照imec的路线图，从2nm节点开始，由纳米片堆叠形成的GAA架构将成为重要方向。相比FinFET，GAA通过栅极包围沟道，能实现更强的电流控制能力，为晶体管微缩提供了新的空间。
在GAA的基础上，imec又提出了“叉片”（Forksheet）架构。这个结构通过引入阻隔材料，让N型和P型晶体管排列得更紧密，提高标准单元密度，算是延续GAA微缩的重要方案之一。
再往后看，晶体管还可能进一步向原子沟道器件演进。imec认为，用钨、钼这类新材料，可以推动晶体管进入更小的尺度，支撑A10、A4甚至A2节点的发展。
二维材料崛起：寻找硅基晶体管之后的新答案
当传统硅基晶体管逐渐逼近物理极限，二维材料被踢到了聚光灯下。
二维过渡金属二硫属化物（TMD），比如二硫化钼（MoS₂）、二硒化钨（WSe₂）、硫化钨（WS₂）这些，因为具备原子级厚度，能在更小尺寸下保持较好的静电控制能力，有望造出更小、性能更高的晶体管。
这几年，二维材料正在从实验室走向产业验证。ASML、台积电和imec已经在300mm晶圆上展示了基于二维材料的晶体管，并用了EUV光刻进行图案化。相关研究显示，基于二维材料的nFET和pFET晶体管，接触栅极间距（CPP）达到了50nm，这被认为是二维材料从实验室走向晶圆制造的关键一步。
ASML欧洲技术开发中心主任艾蒂安·德·普尔特雷提到，过去300mm晶圆上的二维材料器件尺寸偏大，用的是较老的光刻技术。而借助EUV更高的分辨率，他们现在已经能制造沟道长度28nm的TMD晶体管，尺寸上已经能和先进晶体管节点兼容。
台积电方面也认为，这类研究对推动新型沟道材料从实验室向晶圆厂转移很有意义。台积电首席技术官曹敏表示，与产业伙伴合作的重点在于降低风险，加速“实验室到晶圆厂”（lab-to-fab）的转换，让新型沟道材料更快应用于先进制造。
晶体管还能缩小到什么程度？量子效应成为关键变量
当芯片进入纳米以下尺度，传统制造方法已经很难回答“晶体管到底还能缩小多少”这个问题。
韩国科学技术院（KAIST）的研究团队试图通过计算模拟来寻找晶体管微缩的极限。研究人员指出，随着晶体管尺寸不断下降，量子隧穿效应会越来越明显——电子可能穿透原本应该阻挡它们的区域，导致电流控制能力下降。所以，确定量子效应允许的最小尺寸，成了下一代芯片设计的重要问题。
KAIST团队利用基于第一性原理的计算方法，模拟电子在金属电极和半导体沟道界面的运动，预测未来晶体管的性能极限。他们以单层MoS₂器件为研究对象，发现晶体管的最小尺寸取决于金属材料和接触结构。在部分候选结构中，电子停止泄漏的临界长度可以缩短到4nm以下，这说明未来晶体管仍然有进一步缩小的空间。
这一研究意味着，未来芯片设计可能越来越依赖计算模拟，在真正制造芯片之前，就能提前预测材料和器件结构的性能极限。
二维材料产业化挑战：界面问题仍需解决
虽然二维材料被寄予厚望，但产业化道路并不平坦。
维也纳工业大学（TU Wien）的研究指出，过去很多研究主要关注二维材料本身的优异性能，却忽略了它和其他材料结合后的界面问题。在实际晶体管中，二维半导体不能单独工作，还需要与绝缘层结合来调节电场。但研究发现，二维材料与绝缘层之间主要依靠范德华力结合，两者之间可能存在极薄的间隙。
这个间隙虽然只有0.14nm左右，但会削弱层间电容耦合，影响器件性能，成为进一步微缩的障碍。所以，未来二维材料的发展方向，不仅仅是找更好的半导体材料，还得同步设计匹配的绝缘材料。
研究人员提出了“拉链材料”（zipper materials）的概念，通过让半导体层和绝缘层形成更强结合，减少界面间隙。比如二维Bi₂SeO₂半导体与自身氧化物绝缘层结合，或者MoS₂与高k介电材料氧化铪（HfO₂）直接结合，都属于这个方向。
未来芯片竞争：从制程竞争转向系统级创新
从FinFET到GAA，从EUV到二维材料，半导体产业正在进入一个新的技术周期。单纯靠缩小晶体管尺寸已经越来越难走，芯片性能的提升将更多依赖系统级创新。
imec认为，未来的SoC会进一步结合三维堆叠、Chiplet和先进封装技术，通过不同工艺节点的芯粒组合，实现更高的性能和更低的功耗。比如通过硅通孔（TSV）、微凸点等技术，把SRAM等存储单元直接堆叠在逻辑核心上方，提高数据传输效率。
这意味着，未来芯片竞争不再是“谁的制程更先进”，而是设备、材料、设计、制造和封装能力的综合较量。
从产业趋势来看，亚1nm时代不会由某一项技术单独开启。High-NA EUV将继续扮演先进制造基础设施的角色；GAA、叉片和原子级沟道器件会推动晶体管架构演进；二维材料则可能成为突破硅基极限的重要候选方案。
但话说回来，材料稳定性、制造成本、良率控制以及产业生态的成熟度，同样会决定这些技术能否真正走向量产。未来十年，半导体产业或许将进入摩尔定律的新阶段——从过去几十年的“晶体管数量增长”，转向材料、架构和系统创新共同驱动的时代。
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