英特尔晒出未来芯片"三张底牌"：CFET、氮化镓+硅集成、钌互连
目前，英特尔18A-P制程已进入了风险试产阶段，其性能提升9%或功耗降低18%，热阻与过孔电阻分别降低20%至40%和10%至30%。此外，未来技术还将包括单片CFET技术、氮化镓与硅集成以及减成法钌互连技术，电容最多降低35%左右等等。
先说几个核心判断：Intel 18A-P制程已经进入风险试产阶段，这是去年就定下的时间表，目前看没有跳票。而且，这个版本在性能、功耗和热特性上都有实打实的提升，更重要的是，它跟现有的Intel 18A在设计规则上完全兼容。
在2026年的VLSI国际研讨会上，英特尔代工披露了更多技术细节和未来路线图。用他们执行副总裁兼总经理Naga Chandrasekaran的话说，这是向客户和合作伙伴传递一个明确信号——英特尔在制程创新这条路上是认真的，也是长期的。
那么，这个被寄予厚望的Intel 18A-P，到底带来了哪些实质性的改进？
Intel 18A-P的最新进展
从技术层面看，Intel 18A-P的突破点在于晶体管、互连和设计技术的协同优化。工程师们在VLSI上详细拆解了这几点：
首先是性能。与Intel 18A相比，18A-P在相同功耗下性能可提升9%，或者在相同性能下功耗降低18%。这不仅仅是数字游戏，它还带来了更好的热特性，让芯片设计有了更大的腾挪空间。
关键是新增的Power Boost能效增强技术。这是一个全新的双接触、低电阻晶体管方案，核心价值在于：在不增加电容的前提下，把驱动电流提上去，从而支持更高的运行频率。通俗点说，就是跑得更快，但没多费电。
散热方面也有动作。通过材料和设计上的创新，热阻降低了20%到40%。这意味着芯片在高负载下能更好地"退烧"，保持稳定运行。
互连层面，利用几何和材料优化，过孔电阻（也就是芯片各层之间的垂直连接）降低了10%到30%。别小看这个数字，在高性能计算中，每一层之间的电阻减少，都能带来实实在在的速度优势。
此外，应变工程提升了PMOS的迁移率，让电流更顺畅地通过晶体管。同时新增了低功耗与高性能晶体管选项，并在ULVT和LVT之间增加了一组第五Vt（逻辑阈值电压）选项。这给了芯片设计师更多的选择余地——想要速度还是省电，可以更精细地调整。
跟Intel 18A一样，18A-P提供两种单元高度（180nm和160nm），接触栅极间距维持在50nm。设计规则完全兼容，现有的IP和设计流程可以直接复用。
GAA晶体管和背面供电技术的最新研究
借助Intel 18A这个节点，英特尔代工已经将全环绕栅极（GAA）晶体管和背面供电（BSPD）技术落地到量产。在VLSI大会上，工程师们进一步展示了这些技术如何为未来的逻辑芯片设计铺路。
英特尔代工副总裁兼英特尔院士Eric Karl给出的量化结果是：背面供电和GAA技术与同类正面互连技术相比，可减少11%的布线面积，并将动态压降幅度缩小10倍。这意味着可以实现高达6%的频率提升，或者超过15%的动态功耗降低。
另一个值得关注的数据来自英特尔代工硅片与平台工程团队的Manju Shamanna。他分享了基于GAA晶体管和背面供电技术制造的CPU核心的硅片测试结果。关键发现是：在较低电压下（大约0.5V），这两项技术能实现约30%的频率提升，同时IR压降减少，运行也更高效。
面向未来的技术创新
除了现阶段的进展，英特尔代工还在VLSI上介绍了多个面向未来芯片微缩的长期研究。
首先是CFET（互补场效应晶体管）。英特尔展示了单片式CFET反相器，NMOS与PMOS器件垂直堆叠，栅极间距只有45nm。这种垂直架构为GAA晶体管之后的逻辑微缩开辟了新路径。
其次是面向电源管理的氮化镓+硅集成。英特尔展示了在300mm晶圆上的单片集成技术，把氮化镓功率器件与硅基逻辑（包括一个约1,000个逻辑门的数字控制模块）集成在一起。这意味着高效、大规模的数字控制，能够与高性能功率器件在同一工艺下协同工作，同时降低系统复杂性。
还有一个值得关注的领域是减成法钌互连。英特尔展示了采用空气间隙集成的减成法钌互连技术。与铜互连相比，电容降低高达约35%，频率提升显著。随着互连尺寸不断缩小，这为改善电阻电容指标提供了一条现实可行的路径。
总的来说，Intel 18A-P的进展和未来技术储备，都在表明英特尔代工在这个节点上不只是"补课"，而是在为下一阶段的竞争积累实实在在的技术筹码。
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