2038年有望实现0.3nm工艺制程，imec公布芯片技术路线图
比利时微电子研究中心公布芯片路线图，计划2038年实现0.3nm制程，采用CFET架构。台积电、英特尔等共同制定。2033年0.7nm制程首次应用CFET，通过垂直堆叠提升电晶体密度，延续摩尔定律。
就在今天，比利时微电子研究中心（imec）公布了一份相当值得关注的制程技术蓝图——从2026年一直铺排到2038年，把未来十几年的芯片制造路线划得清清楚楚。其中最抓眼球的结论是：到2038年，理论上可以实现0.3nm等级的制程。而实现这一目标的基石，是他们反复强调的互补式场效电晶体（CFET）架构。
这份蓝图不是imec一个人在玩——台积电、英特尔、英伟达、AMD、三星、ASML这些行业巨头全都参与了制定。换句话说，这是一份行业共识，几乎代表了整个半导体制造领域对今后十几年挑战与进程的集体研判。
从台媒《经济日报》的报道来看，业界普遍认为，这标志着摩尔定律还会继续走下去。台积电那边也已经着手研究CFET结构电晶体，试图在后续竞争中延续领先身位。
目前，半导体制程已经推进到2nm等级，电晶体闸极接触间距（CPP）大概在48nm左右。接下来演进到A14等级时，CPP预计会缩小到45nm。但这里有个关键节点：等到2030年进入A10制程（约1nm）之后，CPP将固定在42nm，不再继续缩小。也就是说，过去靠不断挤压CPP来提升电晶体密度的老办法，到那时就到顶了——传统摩尔定律在这条路线上，确实快要碰壁。
那么，接下来靠什么破局？imec给出的答案是：转向CFET架构——把n型电晶体与p型电晶体垂直堆叠起来，而不是像以前那样并排放置。这个转变预计会在2033年量产的0.7nm等级制程时真正落地，届时将成为一个关键转折点。
垂直堆叠带来的最大好处，是让电晶体微缩增加了第三个维度——空间利用效率大幅提升。未来要想继续提升电晶体密度，主要得靠降低单元高度与垂直整合来实现了。
从FinFET（鳍式场效电晶体）到GAA（环绕式闸极电晶体），再到CFET，这场架构演进一路走来并不容易。但CFET很可能会成为下一个主流电晶体结构，把n型和p型电晶体摞起来，取代传统的并排布局。这条路，走得通，也走得远。
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