WAIC2026访谈｜中昊芯英CEO杨龚轶凡：未来1至2年缩小和国际一线厂商最先进代际芯片差距
中昊芯英在WAIC2026发布第二代TPU芯片“须臾”，性能较第一代提升3倍，功耗未明显上涨。通过架构优化、双芯粒封装及片上存储扩容实现“加量不加价”。公司计划未来1至2年缩小与国际一线厂商最先进代际芯片的差距。
7月17日至20日，2026年世界人工智能大会在上海举行。作为国内掌握高性能TPU架构AI专用算力芯片核心技术并实现芯片量产的企业，中昊芯英携刚发布不久的第二代全自研高性能TPU AI芯片“须臾”，以及同步推出的软硬件一体化底座泰则2.0智算平台亮相WAIC。
相较初代TPU AI芯片，“须臾”性能有着怎样的提升？中昊芯英未来将重点在哪个维度实现突破？这些问题的答案，在WAIC期间的采访中逐渐清晰。
WAIC2026中昊芯英展台
性能提升3倍的背后
据悉，中昊芯英在2024年成功流片了国内首枚高性能TPU AI专用算力芯片“刹那”，并实现量产和产业化。三年后，基于“刹那”规模化落地的实践经验，新一代TPU AI芯片“须臾”应运而生，针对性解决超大模型、长上下文、海量词元交互场景下传统算力存在的访存延迟、能耗偏高、并行效率不足等痛点。
相较第一代，“须臾”的性能提升了3倍，有效解决了企业在迭代配套软件栈时遇到的算力瓶颈与效率痛点。
据透露，“须臾”全程贯彻“软件驱动硬件架构”的顶层设计思路，通过三重核心创新叠加，共同实现3倍综合性能提升，且芯片整体功耗没有出现明显上涨。
中昊芯英CTO 郑瀚寻
具体来说，在架构方面，“须臾”计算流水线架构进行了全面优化。针对过去一年客户落地业务中暴露的算力低效场景，“须臾”重构矩阵计算核心单元、线性层激活函数模块、低精度高效计算单元，大幅提升基础算子的硬件执行效率，从计算底层释放算力。
在先进芯粒封装技术创新方面，“须臾”采用双芯粒同基板封装方案，单块基板集成两颗独立高性能计算芯粒，配套自研低延迟专属片间互联通道，两颗芯粒协同并行运算，直接释放双倍计算算力。
此外，在片上存储架构扩容迭代方面，针对拓展片上高速存储容量、读写带宽，减少模型运算过程中频繁跨芯片读写数据带来的算力损耗，“须臾”有效降低了数据交互延迟，为产品性能的提升提供了助力。
值得注意的是，“须臾”性能提升了3倍，但综合使用成本并没有出现明显上涨。采访现场，以双片芯粒合封版本为例，将两颗“须臾”封装在同一基板内协同运算，综合算力性能能够达到第一代芯片的3倍以上，但在成本方面，双片封装方案仅带来硬件成本小幅增加，“即便客户不升级配套栈，直接沿用原有适配一代芯片的业务程序，整机综合性价比也能直接提升2倍”。
这意味着，通过在计算架构、封装等方面的创新，“须臾”实现了“加量不加价”，同时又兼顾了使用第一代芯片的客户。
“未来必然搭建万卡级智算集群”
在WAIC期间，中昊芯英还宣布了一个重磅消息：由中昊芯英、杭州电信、中兴通讯联合打造的华东地区（杭州）首个国产TPU千卡智算集群项目正式落地，树立了国内国产TPU规模化智算基础设施建设标杆。
谈及中昊芯英未来是否会推出面向万亿参数模型的万卡集群方案，乃至推动TPU成为国家算力基础设施的主流选择时，杨龚轶凡表示，虽然在WAIC期间发布了电信的千卡集群，但并不是代表中昊芯英是第一次做千卡集群。
“（杭州千卡集群）发布只是我们和杭州电信合作背景下落地的这组千卡集群，是专门针对 Token Factory 业务打造。再往后走，我们必然要推进项目第二期、第三期建设。”杨龚轶凡表示，未来中昊芯英也必然会搭建万卡级智算集群，同时也将从万卡集群商业化落地过程中沉淀、提取工程实践经验，持续迭代配套软件栈，落地软硬件一体化协同设计方案，最终实现对国产大模型算法从训练到推理全流程完整支撑。
中昊芯英创始人及CEO 杨龚轶凡
在杨龚轶凡看来，完成这一系列落地实践之后，国产自研TPU算力体系自然而然就会成为国家级AI算力基础设施的核心选型。
当前，国内芯片厂商和国际头部高端算力芯片企业之间仍存在明确技术代差。对此，公司内部规划通过持续迭代芯片、完善软件生态，未来1至2年逐步缩小和国际一线厂商最先进代际芯片的差距。
据了解，中昊芯英的TPU AI芯片已成功部署于由深圳联通、天津移动、太极股份、江西上饶等运营商、政府机构、及科技企业建设的多个超大规模智算中心，并已在高校、科研机构等的科研计算平台与教学实验环境中投入使用，辐射至金融、传媒、教育、医疗等广泛行业领域。
杨龚轶凡表示，中昊芯英将继续依托已有的大规模客户基础，持续进行技术迭代，优化TPU 芯片算力、能效与片上存储架构，适配更多大规模大模型与多智能体集群的运算需求；同时联合主流大模型厂商、云服务商及系统集成商，深化软硬件协同开发，进一步扩展自主可控算力产业链的落地版图。
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