全球首款0.7nm芯片发布
IBM发布全球首款0.7nm芯片，采用纳米堆叠三维架构，集成近1000亿晶体管，性能最高提升50%，能效改善70%，推动半导体正式进入埃米级缩放时代，突破传统工艺极限。
2026年6月25日，半导体行业迎来了一个标志性时刻——IBM正式宣布推出全球首款小于1纳米节点的芯片技术，制程节点达到0.7nm（即7埃米）。这可不是一次普通的工艺迭代，而是真正把芯片尺寸推向了原子尺度。简单来说，在指甲盖大小的面积上，这枚芯片能集成近1000亿个晶体管，密度大约是IBM两年前发布的2nm芯片的两倍。
之所以能实现这种跳跃式进步，关键在于IBM拿出了全新的晶体管架构——“纳米堆叠”（Nanostack）。它打破了传统平面思路，用三维方式重新组织晶体管。根据IBM公布的数据，相比自家的2nm节点芯片，新芯片性能最高可提升50%，或者能效最高改善70%。这对生成式人工智能、云基础设施和下一代电子设备来说，意味着算力供给将彻底换挡。
IBM研究院院长杰伊·甘贝塔说了句很实在的话：“这不只是制造更小的晶体管，而是在重新发明芯片的构建方式。”从纳米时代迈入原子尺度，这句话确实不夸张。
纳米堆叠：芯片设计的行业突破
纳米堆叠究竟是什么？它本质上是基于纳米片技术的一次三维化革命。IBM把两个完整的晶体管——一个NFET和一个PFET——在垂直方向上一层层堆叠起来。这两个晶体管先在不同的晶圆上分别制造，然后用超薄介质键合技术（键合氧化物厚度控制在30纳米以下）粘合在一起。这种“顺序集成”的方法，和传统单片式光刻蚀刻工艺完全不同，好处是让每个晶体管都能独立优化性能和功耗。
IBM已经在实验中验证了这套方案的可行性：通过CMOS集成中的超薄介质键合、双通道工程能力演示，以及具备预期开关性能的功能性CMOS反相器操作，证明了纳米堆叠可以制造出来，也能支持真实计算。
更值得关注的是，IBM在VLSI 2026研讨会上展示的最新数据表明，纳米堆叠还能让SRAM（静态随机存取存储器）的尺寸缩减40%。要知道，从3nm升级到2nm时，SRAM的缩放几乎没什么进步。所以杰伊·甘贝塔才会说，这是“十多年来行业最大的SRAM缩放进步”。对于需要高带宽数据的AI工作负载来说，这简直是雪中送炭。
借助纳米堆叠，逻辑技术第一次被拉到了1nm节点以下，半导体行业正式进入埃米级缩放时代。尽管现在的“节点”更多代表一代制造技术而非精确物理尺寸，但IBM的0.7nm技术确凿地证明了：持续微缩这条路还能走下去，而且至少还能再走十年。
基于数十年半导体创新领导地位
IBM在半导体研发上的地位不是一天建成的。从20世纪60年代的早期半导体，到全球首款2nm节点芯片，这家公司一直走在最前沿。这次突破的背后，是IBM及其合作伙伴在纽约州奥尔巴尼领先研究设施中持续投入的结果。这个设施即将迎来一台高数值孔径极紫外（High NA EUV）光刻工具，由ASML开发，能实现超精密电路打印。IBM还与Lam Research、东京电子（TEL）、SCREEN Semiconductor Solutions等伙伴共同开发了新的High NA EUV工艺和工具，并已经产出了可运行的器件。
另外，IBM最近还宣布计划成立Anderon——全球首家纯晶圆代工模式的量子代工厂。这家独立公司将利用IBM的量子计算和半导体专业知识，帮助美国成为全球大部分量子晶圆的生产地。
按照IBM的预期，纳米堆叠技术最早在未来5年内，就能在亚1nm节点实现首批应用并进入生产阶段。对于整个行业来说，这无疑是一剂强心针。
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