三星与 SK 海力士争夺 AI 时代的 3D DRAM 内存市场
三星与SK海力士正竞逐下一代3DDRAM技术，以突破10纳米以下制程的物理极限。三星尝试将GAAFET工艺与存储器结合，并借鉴“阵列下电路”设计；SK海力士则押注4F2架构，通过垂直堆叠晶体管提升密度。两者目标均为率先实现量产，争夺AI时代高带宽内存市场的主导权，以定义未来行业标准。
科技媒体Wccftech近日发布的一篇报道，揭示了存储芯片领域一场静水深流的技术竞赛。报道指出，为了突破10纳米以下制程的物理极限，三星与SK海力士这两大巨头，正各自押注下一代DRAM制造工艺，争夺未来市场的定义权。
这背后的驱动力，源于一个根本性的挑战。与逻辑芯片不同，DRAM内存芯片依赖电容器来存储数据。当制程节点不断微缩，进入10纳米以下的所谓“1c”节点时，电容器的尺寸已逼近物理极限，难以进一步缩小。同时，晶体管之间距离的缩短，也带来了更高的短路风险。简单来说，平面堆叠的老路，快要走到头了。
于是，行业的目光自然转向了立体维度。3D DRAM技术应运而生，其核心思路是将传统二维平面排列的存储单元，转变为垂直或立体堆叠的架构。这类似于当年NAND闪存从2D转向3D的革命，通过改变晶体管的排列方向或进行垂直堆叠，在制程微缩的同时，确保电容器拥有足够的电荷存储能力，从而维持性能与可靠性。
然而，在通往3D DRAM的具体道路上，两位领跑者却选择了不同的技术路线。这种分化，让未来的竞争格局充满了悬念。
三星的路径：GAAFET工艺的延伸
三星将其在先进逻辑制程中积累的GAAFET（全环绕栅极晶体管）技术，视为突破口。在处理器中，GAAFET通过栅极材料全方位包裹沟道，实现了更精准的电流控制。但将这套逻辑移植到DRAM上，挑战在于如何将GAAFET晶体管与存储电荷的电容器，高效地集成在同一个存储单元内。
为此，三星正在考虑借鉴3D NAND闪存中成熟的“阵列下电路”（CuA）设计理念。简单来说，就是将负责读写操作的控制电路，放置在存储阵列的下方。这种设计可以优化芯片面积利用率，为复杂的晶体管-电容器整合结构腾出空间。
SK海力士的选择：4F2架构的革新
SK海力士则押注于一种名为4F2的架构。该方案的核心在于将晶体管进行垂直堆叠，同样利用栅极材料包裹晶体管沟道以提升控制力。但其关键区别在于，接收电容器数据的组件被放置在了垂直晶体管柱的底部。这种空间布局的逻辑与三星方案截然不同，它试图通过极致的纵向集成来提升存储密度。
尽管技术路径分叉，但两者的终极目标却是一致的：率先实现新工艺的量产，并推动自身方案成为下一代DRAM事实上的行业标准。当前正值AI时代，对高带宽、大容量内存的需求呈爆炸式增长。因此，谁能率先攻克工艺难题、提升生产良率，谁就能在未来的高端内存市场，尤其是服务于AI数据中心和高端计算的核心领域，掌握难以撼动的主导权。这场竞赛的胜负，很可能重塑整个存储产业的格局。
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